如果在器件处于APEX™20KE或APEX 20KC器件的用户模式时禁用输入时钟，锁相环（PLL）输出时钟的行为是什么？

如果移除输入时钟，PLL会漂移到压控振荡器（VCO）的下限频率（200 MHz）。 VCO将继续以某种未指定的发言频率运行。然后，PLL输出时钟等于VCO clock0频率除以K或V，它们是两个PLL时钟输出clock0和clock1的输出分频器。

根据工艺，电压和温度，VCO的发言频率限制可以扩展到200 MHz以下。因此，VCO的发言频率限制可能因时段而异。虽然Altera规定了最小VCO频率，但如果输入时钟被移除，则无法保证时钟的输出频率。

当输入时钟被禁止时，PLL将失锁并且LOCK引脚将变为低电平。重新施加输入时钟后，PLL将重新锁定时钟信号，并且必须允许锁定周期时间以确保PLL重新获得锁定。

在仿真过程中在^Altera®的^Quartus®II软件时，PLL时钟输出（一个或多个）将是低的，因为仿真器不能频率漂移建模。此时LOCK引脚也为低电平。一旦再次重新施加输入时钟，PLL时钟输出将开始在仿真中切换。