如何将时钟引脚和PLL输出时钟连接到Stratix III和Stratix IV器件中的全局时钟控制模块？

Stratix®III和Stratix IV器件的输入时钟引脚，PLL计数器输出和时钟控制模块输入之间的映射如下：

inclk [0]和inclk [1] – 可以由器件 inclk [2] 同一侧的四个专用时钟引脚中的任何一个 馈送 – 可以由PLL计数器C0和C2从 同一侧 的两个中心PLL馈电器件 侧面[3] – 可以由PLL计数器C1和C3从器件同一侧的两个中心PLL馈电

要动态选择这些时钟源，可以在设计中使用ALTCLKCTRL宏功能。

转角PLL（L1，L4，R1和R4）和相应的时钟输入引脚（PLL_L1_CLK等）不支持GCLK网络的动态选择。

使用配置文件（ .sof）中的配置位设置静态控制来自角落PLL（L1，L4，R1和R4）的GCLK和RCLK网络的时钟源选择以及相应的时钟输入引脚（PLL_L1_CLK等）。或.pof ）由Quartus®II软件生成。