外部存储器接口包含UniPHY和ALTMEMPHY实例的设计中的错误定时失败-Altera-Intel社区-FPGA CPLD-ChipDebug

外部存储器接口包含UniPHY和ALTMEMPHY实例的设计中的错误定时失败

包含UniPHY和ALTMEMPHY实例化的设计可能在时序分析期间遇到错误的时钟故障。

解决/修复方法

此问题的解决方法是在编辑器中打开UniPHY <core_name>_report_timing.tcl<core_name>_pin_map.tcl文件,并在每个文件中进行以下更改:找到t raverse_to_ddio_out_pll_clock函数名称,并将数字2附加到函数名称,使其成为traverse_to_ddio_out_pll_clock2

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