可以动态启用还是禁用Stratix™增强型锁相环(PLL)自动时钟切换电路?-Altera-Intel社区-FPGA CPLD-ChipDebug

可以动态启用还是禁用Stratix™增强型锁相环(PLL)自动时钟切换电路?

不可以。增强型PLL没有动态启用或禁用控制端口,仅用于自动时钟切换电路;您无法手动控制自动切换是打开还是关闭。您必须在启用或禁用自动切换的情况下对PLL进行编程。

您可以启用时钟检测电路但不启用自动切换功能。通过使能时钟检测电路,可以使能两个PLL输出端口CLKBAD0CLKBAD1 。这些端口指示主时钟或辅助时钟是否已停止运行。然后,使用自定义设计的逻辑,您可以手动切换CLKSWITCH控制端口,以确定PLL是从主要切换到次要还是从后切换。

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