更改为tWPRE时序可能会导致Arria V和Cyclone V器件上的DDR2和DDR3接口出现故障Altera_wiki6年前发布150该帖子内容已隐藏,请登录后查看登录后继续查看登录注册FPGA-CPLDIntel/AlteraSoCs英特尔/阿尔特拉
没有回复内容