在HardCopy IV GX中采用UniPHY设计在533MHz下实现DDR3 SDRAM控制器的初始标准是什么？

介绍

如果您在533MHz下采用UniPHY设计的DDR3 SDRAM控制器符合下面列出的基本标准，并且您已对使用所需存储器接口配置实例化的编译设计进行了初步分析，则应通知当地FAE并请求与HardCopy技术营销部门进一步沟通团队和HardCopy设计中心（HCDC）关于设计机会.HCDC将要求进一步分析设计，并可能需要在HCDC ASIC设计流程中执行设计的试验布局和布线，以确认时序收敛是可以实现的。在接受任何HardCopy迁移设计（DR2里程碑）之前进行设计。

背景

UniPHY DDR3 Megafunction的Quartus®II软件版本10.1已由HardCopy设计中心通过试用布线验证，但没有完成测试设计的物理磁带。

该设计使用Quartus II软件版本10.1 Build 145完成，并使用单个内存控制器接口构建，该接口配置为单列72位宽（DQ）DDR3 533 MHz接口，全部包含在器件I / O的一个边缘上，在商业运行条件下使用HC4GX35FF1152（0C和85C结温）。对于所分析的所有PVT角落的给定测试案例，实现了时序收敛，但剩余的正余量非常小（<20ps正设置余量）。由于边界非常有限，很可能使用FPGA原型构建的某些实现可以在系统测试中用于FPGA，但如果迁移到HardCopy®器件并且未显示完全满足所有时序要求，则可能会出现问题。静态时序分析。 FPGA和HardCopy器件之间存在固有的物理差异和实现差异，这些差异会阻止两个器件之间的时序结果相同。

设计设置使用UniPHY Megafunction中提供的默认板和转换速率参数，如IP Megawizard生成的dut_timing.tcl文件所示。

由于每个设计的系统都是独一无二的，因此将这些设置与系统环境进行比较非常重要，以确定您的设计是否与这些设置相当。一些实现细节会有所不同，可能有助于或阻碍时序松弛结果。例如，I / O上的转换速率恶化将损害DQ / DQS写捕获时序裕度，但DQ / DQS组内更严格的电路板走线偏差将有助于时序裕量。

设计标准

使用带UniPHY的533 MHz DDR3 SDRAM控制器的HardCopy IV GX设计的基本要求：

·仅使用随Quartus II 10.1或更高版本发布的DDR3 UniPHY IP。在Hardcopy IV GX器件中，Altmemphy IP不会达到533 MHz。

·仅使用带FF封装的HardCopy IV GX器件，LF或WF封装不能达到533 MHz;您的FPGA伴随选项是开放的，具体取决于您的密度需求。

·支持单级实现，由于HardCopy和FPGA器件上每个引脚的寄生负载增加以及偏移校正的限制，多级实现将降低性能限制并且不会达到533 MHz。

·应在项目设置中指定商业运行条件（最小/最大结温为0C和85C）。对于工业操作条件，硬拷贝IV GX器件无法实现533 MHz DDR3接口的时序收敛。

·对于Hardcopy IV GX器件中的533 MHz DDR3，无法保证I / O环绕。使用引脚规划器和I / O bank信息，在芯片的同一边缘包含整个DDR3存储器接口I / O位置。所有地址和命令引脚以及DQ / DQS / DM引脚以及DDR3 Megafunction中使用的PLL的参考时钟输入。

·不要在PLL参考inclk引脚之前通过内部路径将参考时钟驱动到PLL。这包括参考时钟进入不同的边沿I / O引脚，并通过全局时钟资源布线到DDR3 IP实例化PLL位置所在的位置。使用与PLL位置相邻的主时钟输入引脚为PLL提供参考时钟。不要级联PLL参考时钟。

·在构建存储器接口设计时，尽可能符合DDR3 IP Megawizard中的默认时序和电路板走线延迟设置。超出指定值的任何偏差都可能妨碍存储器接口的成功时序收敛。

·设计共享控制和同步DDR3 IP控制器和数据路径逻辑的复位信号。设计使其可以异步断言所有区域的复位，但同步移除本地时钟域内的复位，以确保正确的复位恢复和移除。

·使用仿真工具在存储器I / O接口上提取最坏情况的转换速率数据，并在DDR3 IP Megawizard中提供该信息，以提高时序精度和时序余量。如果没有仿真工具，请使用Quartus II软件引脚规划器中的高级I / O时序（AIOT）电路板模型规划器对电路板走线环境进行建模，并在编译设计时，从中提取最坏情况报告的转换速率数据。 TimeQuest STA报告来自< revision > .sta.rpt文件的“信号完整性度量标准”部分。使用该转换速率信息代替DDR3 IP Megawizard中的仿真导出数据，然后从DDR I / O接口引脚的设计中移除AIOT板建模，以便在分析中不会对板寄生效应进行双重计算，如DDR3 IP megawizard如果参数在Megawizard中正确输入，时序约束和校准分析将考虑电路板效应。

·在Megawizard设置中启用“HardCopy兼容性”复选框时，为DDR3 IP Megawizard中可用的调试接口端口和DLL / PLL重配置端口构建用户可访问控制。