警告：PLL的输入端口| altlvds_rx：altlvds_rx_component pll和PLL altlvds_tx：altlvds_tx_component | pll不匹配，导致PLL无法合并

Quartus®II软件在尝试合并ALTLVDS_RX宏功能的PLL和启用了DPA的ALTLVDS_TX宏功能时可能会发出此警告，即使时钟频率相同。这会影响Stratix®III和Stratix IV器件。

例如：PLL后缩放分频器（k）的限制范围为1,2和4。

在没有外部PLL选项的情况下使用ALTLVDS宏功能时，您无法控制Quartus II软件中的PLL设置。

有关在外部PLL模式下使用ALTLVDS宏功能的更多信息，请参阅 ALTLVDS Megafunction用户指南 （PDF） 。