与Stratix V器件上的PLL共享时,具有UniPHY的DDR2和DDR3 SDRAM控制器的时序相关警告消息Altera_wiki6年前发布110该帖子内容已隐藏,请评论后查看登录后继续评论登录注册FPGA-CPLDIntel/AlteraSoCs英特尔/阿尔特拉
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