Qsys生成的VHDL测试平台仿真模型和用VHDL测试平台仿真模型运行仿真的Qsys生成的Tcl脚本是有缺陷的。
此问题会影响使用Qsys中的VHDL测试平台仿真模型生成的所有RapidIO MegaCore函数变体。
受影响的RapidIO MegaCore功能变体无法仿真。
解决/修复方法
要避免此问题，请使用Verilog HDL测试平台仿真模型生成并进行仿真。
要手动修复此问题，请在生成Qsys系统后，按照下列步骤操作：
- 将目录更改为< Qsys_sys_dir > / testbench / < Qsys_sys_dir > _tb / simulation / submodules 。
- 在文本编辑器中，打开文件< Qsys_sys_dir > _tb_ < Qsys_sys_dir > _inst_ < Rapidio_instance_name > .vho 。
- 注释掉包含以下任何信号名称的所有行：
- 保存并关闭文件。
- 将目录更改为< Qsys_sys_dir > / testbench 。
- 在文本编辑器中，打开文件vsim_setup.tcl 。
- 在以下行中将
vlog替换为vcom - 保存并关闭文件。
io_m_rd_clk
io_m_wr_clk
io_s_rd_clk
io_s_wr_clk
mnt_m_clk
mnt_s_clk
sys_mnt_s_clk
vcom
“/<Qsys_sys_dir>_tb/simulation/submodules/<Qsys_sys_dir>_tb_<Qsys_sys_dir>_inst_<Rapidio_instance_name>.vho””
创建以下替换行：
VCOM “/ <Qsys_sys_dir> _tb /仿真/子模块/ <Qsys_sys_dir> _tb_ <Qsys_sys_dir> _inst_ <Rapidio_instance_name> .vho””
此问题已在RapidIO MegaCore功能的11.1版中得到修复。
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