为什么我的Stratix IV Hard IP for PCI Express VHDL altpcierd_write_dma_requester_128.vhd与其Verilog版本不同？-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么我的Stratix IV Hard IP for PCI Express VHDL altpcierd_write_dma_requester_128.vhd与其Verilog版本不同？

Altera_wiki等级-LV1-ChipDebug6年前发布
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用于VHDL的PCIExpress®的StratixIV®硬IP与Verilog HDL对应的不一致。这种不一致可能会导致TX接口上某些地址的PCIe设计出错。

解决/修复方法

在第1036行的altpcierd_write_dma_requester_128.vhd更改：

tx_desc_addr <= tx_desc_addr_pipe;

至

tx_desc_addr <= tx_desc_addr + tx_length_byte_32ext;

FPGA-CPLDIntel/AlteraSoCs英特尔/阿尔特拉
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