PCI Express编译器的硬IP实现可能无法以Gen2速率退出禁用状态-Altera-Intel社区-FPGA CPLD-ChipDebug

PCI Express编译器的硬IP实现可能无法以Gen2速率退出禁用状态

在以Gen2速率进入禁用状态后,PCI Express的IP编译器的硬IP实现可能无法退出禁用状态。

此问题会影响以Gen2速率运行时PCI Express的IP编译器的硬IP实现。

解决/修复方法

您可以使用以下任一解决方法来避免此问题:

  • 确保以Gen1速率进入禁用状态。
  • 对应用程序进行编程以检测进入链路训练和状态机状态(LTSSM)禁用状态,然后断言硬IP复位(断言crstsrstnpor ),强制LTSSM转换到检测状态。在这种情况下,请注意LTSSM将检测状态并最终进入轮询合规状态,其中TX线不再处于空闲状态。 Altera将此解决方法用于IP编译器为PCI Express生成的设计示例。

此文档问题将在未来版本的“ 用于PCI ExpressIP编译器用户指南”中修复。

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