针对多种子编译的Arria 10 HDMI设计的时序违规-Altera-Intel社区-FPGA CPLD-ChipDebug

针对多种子编译的Arria 10 HDMI设计的时序违规

当您在多个Fitter种子上运行Arria 10 HDMI设计时,设计可能会在此路径上失败:

dcfifo:u_aud_bypass_fifo|*fifo_ram|ram_block*

到这条路:

hdmi_tx_top:u_hdmi_tx_top|mr_hdmi_tx_core_top:u_hdmi_tx_core_top|hdmi_tx:u_hdmi_tx|hdmi_tx_altera_hdmi_151_jnt2yvq:hdmi_0|bitec_hdmi_tx:u_bitec_hdmi_tx|bitec_hdmi_tx_audio:auxiliary_encoder.audio.audio*

该布线路径专用于Arria 10 HDMI设计,可绕过接收器到发送器的视频,音频和辅助数据。

解决/修复方法

要解决此问题,请执行以下步骤之一:

  • 关闭高级Fitter设置下的Auto Global Clock选项。
  • 高级修整器设置下将fitter工作量更改为标准适合度
  • 更改Fitter放置种子

此问题将在未来版本的HDMI IP内核中修复。

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