警告： ：（vlog-2186）在设计中检测到的SystemVerilog测试平台功能（随机化，覆盖或断言）。这些功能仅在Questasim中受支持。-Altera-Intel社区-FPGA CPLD-ChipDebug

警告： ：（vlog-2186）在设计中检测到的SystemVerilog测试平台功能（随机化，覆盖或断言）。这些功能仅在Questasim中受支持。

Altera_wiki等级-LV1-ChipDebug6年前发布
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当用于仿真的SystemVerilog文件中存在随机化，覆盖范围或断言时，此警告可能出现在ModelSim-Altera版软件中。

ModelSim-Altera版软件不支持随机化，覆盖或断言。仿真文件中具有此功能的行将被忽略。

解决/修复方法

要解决此问题，请使用支持这些功能的仿真工具，例如QuestaSim或VCS。使用这些功能时，仿真结果不受影响。
FPGA-CPLDIntel/AlteraSoCs英特尔/阿尔特拉
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