勘误表 – Quartus II软件版本12.1中已知的Stratix V时序模型问题

对于Quartus®II软件版本12.1中针对Stratix®V器件的设计，TimeQuest时序分析器报告的时序延迟存在一些已知问题。所有Stratix V器件都受到影响，尽管只有5SGXA5,5SGXA7,5SGTC5和5SGTC7时序模型在Quartus II软件版本12.1中被指定为final。

有关Quartus II软件更高版本中其他时序模型更改的最新信息，请参阅下面的“相关解决方案”部分。

对于M20K模块中宽数据宽度的TCO报告，Stratix V器件中的寄存输出可能是悲观的

TimeQuest时序分析器报告的TCO值对于超过16位宽且具有寄存输出的Stratix V M20K模块可能是悲观的。 TimeQuest时序分析器报告的输出寄存器位16到39的TCO值可能高达500 ps。正确报告位0到15的TCO值。

为避免悲观的时序值，请避免实现超过16位宽的RAM。如果必须使用大于16位的RAM块，请不要使用简单的双端口模式或ROM模式。

Stratix V器件中区域时钟73至91的区域时钟到脊柱时钟的时序延迟不正确

对于针对Stratix V器件的设计，从区域时钟73-91（位于器件的右中心和左中心）到脊柱时钟的时序延迟被错误地报告为零。速度等级3器件在85°C时的实际延迟约为1 ns。

区域时钟在TimeQuest时序分析器中列为QUADRANT_CLOCK布线元件，区域时钟号由时钟控制（ STRATIXV_CLKBUF ）节点的CLKCTRL_R <number>位置字符串中的数值标识。脊柱时钟列为SPINE_CLOCK布线元件。

要避免此问题，请避免在器件的右中心和左中心使用区域时钟73-91。

在某些情况下，不会分析Stratix V DSP输入端口的定时路径

在针对Stratix V器件的设计中，如果DSP输出已注册，但RESULTA端口断开（这在滤波器中很常见），则不会分析从DSP输入端口到DSP输出寄存器的任何路径的时序。

Stratix V保持非DPA模式下LVDS到核心传输的时序不正确

Quartus II软件版本12.1中的时序模型不正确可能会导致在非DPA模式下LVDS与核心寄存器之间保持时间裕度较低的设计出现硬件错误。 Stratix V时序模型在Quartus II软件版本12.1 SP1中已更改，以更新从LVDS接收器输出到内核寄存器的传输的保持时间要求。

Stratix V外设时钟（PCLK）时序不正确

Quartus II软件版本12.1中的时序模型不正确可能会导致设计的硬件错误，这些设计在由PCLK信号作为时钟源的寄存器中起始或结束的路径上具有低时序裕量。此问题会影响使用PCLK全局资源的Stratix V设计。