为什么我的ALTDQ_DQS2设计有相互矛盾的警告信息?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么我的ALTDQ_DQS2设计有相互矛盾的警告信息?

当您使用Quartus II软件版本11.1SP2及更早版本的Stratix®V中的ALTDQ_DQS2宏功能进行设计时,您可能会遇到以下冲突警告:

警告(129000):原子“<hierarchy> | vm_altdq_dqs2_stratixv:altdq_dqs2_inst | dqs_delay_chain”上的输入端口PHASECTRLIN,它是一个stratixv_dqs_delay_chain原语,不合法连接和/或配置

您可能会收到类似的ENAPHASETRANSFERREG, RST和PHASEINVERTCTRL端口警告

解决/修复方法

警告是无害的。解决方法是断开警告中指定的端口。一旦端口断开连接,警告就会消失。

此问题将在Quartus®II软件的未来版本中修复。

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