Cyclone V -7速度等级器件上LPDDR2设计可能的定时故障-Altera-Intel社区-FPGA CPLD-ChipDebug

Cyclone V -7速度等级器件上LPDDR2设计可能的定时故障

Altera_wiki等级-LV1-ChipDebug6年前发布
120

此问题会影响LPDDR2产品。

LPDDR2设计针对333 MHz的Cyclone V -7速度等级器件，可能无法进行地址和命令时序分析。

解决/修复方法

此问题的解决方法是以较低的频率（例如300 MHz）运行设计，或使用-6速度等级的Cyclone V器件。

此问题将在以后的版本中修复。

FPGA-CPLDIntel/AlteraSoCs英特尔/阿尔特拉
评分
欢迎为Ta评分
分享
请登录后发表评论

    没有回复内容

搜索
开启精彩搜索
FPGA SOC ARM RISCV IC 开发调试技术交流分享
FPGA SOC ARM RISCV IC 开发调试技术交流分享
FPGA SOC ARM RISCV IC 开发调试技术交流分享
热门帖子

在手机上浏览此页面