当PCIe的MegaWizard窗口中的“通过PCIe链路启用配置”参数启用时,为什么“fixedclk_locked”信号保持低电平?-Altera-Intel社区-FPGA CPLD-ChipDebug

当PCIe的MegaWizard窗口中的“通过PCIe链路启用配置”参数启用时,为什么“fixedclk_locked”信号保持低电平?

该“经由PCIe®链接(CVP)的配置”功能在的Quartus®II 11.1版本推出。如果你开启了了Stratix®V的PCIe的MegaWizard™窗口中的选项,产生不完整的实时定位系统,它会导致“fixedclk_locked”信号接低电平。

要防止出现此问题,必须在PCIe MegaWizard窗口中关闭“通过PCIe Link启用配置”参数。此问题将在未来版本中修复。

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