在基于ARM的嵌入式处理器PLD硬件参考手册1.4版中，ARM®条带的双端口SRAM时序图是否有任何错误？Altera_wiki6年前发布10 是的，第167页上的错误，图58中的示例1，显示了PORT_A_DATAOUT的未注册输出。值2和值3应延迟一个时钟周期。 校正后的波形如下所示，将在下一版本的ARM硬件参考手册中进行更新。 Waveforms.zip FPGA-CPLDIntel/AlteraSoCs英特尔/阿尔特拉
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