自动生成的JESD204B SDC文件中的时序约束导致非JESD IP的时序违规。-Altera-Intel社区-FPGA CPLD-ChipDebug

自动生成的JESD204B SDC文件中的时序约束导致非JESD IP的时序违规。

自动生成的JESD204B SDC文件中限制PHY和JESD204B数据路径之间的时序的set_max_delay约束是非JESD特定的。

例如:

set_max_delay -from [get_keepers {*inst_sv_hssi_8g_rx_pcs|syncdatain*}] 8.000ns set_max_delay -to [get_keepers {*inst_sv_hssi_8g_tx_pcs|syncdatain*}] 8.000ns

此约束可能会限制其他IP内核的时序要求,并导致无效的时序违规。

解决/修复方法

下载并运行可用的补丁:

Quartus II 14.1补丁0.28

Quartus II 14.0补丁0.36

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