具有ECC启用模式的SerialLite III流式IP核具有在tx_error端口中分配的错误ECC位-Altera-Intel社区-FPGA CPLD-ChipDebug

具有ECC启用模式的SerialLite III流式IP核具有在tx_error端口中分配的错误ECC位

对于具有ECC使能模式的Stratix V,Arria V GZ和Arria 10 SerialLite III流式IP核,在tx_error端口( tx_error[2:1] )中错误地分配了ECC错误状态位,其中分配了tx_error[1] ECC致命错误,并为tx_error[2]分配ECC可纠正错误。

正确的赋值应该是tx_error[1] :ECC可纠正错误。

解决/修复方法

此问题没有解决方法。

此问题将在以后的版本中修复。

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