带有1588的Arria V GZ器件中的10GBASE-R PHY设置时间违规Altera_wiki6年前发布90 10GBASE-R PHY IP内核在Arria V以太网MAC示例设计中具有保持时间违规。快速模型会发生此时序违规。 解决/修复方法 此问题已在Quartus II软件的13.0版中修复。 FPGA-CPLDIntel/AlteraSoCs英特尔/阿尔特拉
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