在Stratix V器件中使用带有UniPHY的DDR3 SDRAM控制器时,为什么会看到长刷新周期?-Altera-Intel社区-FPGA CPLD-ChipDebug

在Stratix V器件中使用带有UniPHY的DDR3 SDRAM控制器时,为什么会看到长刷新周期?

如果启用了“启用读取DQS跟踪”功能,则在Stratix®V器件中使用基于UniPHY的DDR3 SDRAM控制器IP时,您将在硬件和仿真中看到长刷新时间。

当内存时钟频率为533MHz及以上时,建议启用读取DQS跟踪。

启用DQS跟踪后,控制器将在刷新周期(满足tRFC)后停止,并且接口控制将传递给定序器。然后,定序器将执行读取例程(Activate-Read-Precharge)以捕获DQS跟踪信息。

每次控制器完成刷新时都会执行DQS跟踪 ,因此控制器所花费的刷新时间似乎比必要的时间长。

如果禁用“启用读取DQS跟踪”,则刷新时间将继续符合内存要求。

请登录后发表评论

    没有回复内容