当选择专用存储器时钟相位时，示例测试平台RTL仿真可能无法正确仿真，因为PLL和时钟输出引脚之间的时钟网络延迟未在RTL中建模。
此问题会影响使用“使用专用PLL输出驱动存储器 时钟”选项并为“ 专用存储器时钟”相位参数设置值的设计。
设计无法正确仿真。
解决/修复方法
添加MEM_CLK_DELAY到clk_to_ram在示例顶层测试平台信号，以补偿芯片上的时钟净延迟到mem_dqs这是不存在的RTL仿真。
parameter DED_MEM_CLK = 1; parameter real DED_MEM_CLK_PHASE = <value for dedicated memory clock phase> parameter real mem_clk_ratio = ((360.0DED_MEM_CLK_PHASE)/360.0); parameter MEM_CLK_DELAY = mem_clk_ratio*CLOCK_TICK_IN_PS * (DED_MEM_CLK 1 : 0); wire clk_to_ram0, clk_to_ram1, clk_to_ram2; assign #(MEM_CLK_DELAY/4.0) clk_to_ram2 = clk_to_sdram[0]; assign #(MEM_CLK_DELAY/4.0) clk_to_ram1 = clk_to_ram2; assign #(MEM_CLK_DELAY/4.0) clk_to_ram0 = clk_to_ram1; assign #((MEM_CLK_DELAY/4.0)) clk_to_ram = clk_to_ram0; //Replace testbench clk_to_ram assignment by adding MEM_CLK_DELAY //assign clk_to_ram = clk_to_sdram[0];
此问题将在具有ALTMEMPHY IP的DDR和DDR2 SDRAM控制器的未来版本中得到修复。
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