Arria V和Arria V GT在TimeQuest时序分析器中设计失败保持时间要求-Altera-Intel社区-FPGA CPLD-ChipDebug

Arria V和Arria V GT在TimeQuest时序分析器中设计失败保持时间要求

此勘误表影响三速以太网MegaCore功能。

针对具有LVDS I / O的Arria V和Arria V GT 24通道设计的设计无法在TimeQuest时序分析器中保持时间要求。

此问题影响所有针对Arria V和Arria V GT 24通道设计以及LVDS I / O的设计。

解决/修复方法

执行种子扫描以通过保持时间要求。此问题将在未来版本的三速以太网MegaCore功能中得到修复。

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