DisplayPort RX视频开始行和帧开始信号断言超过1个时钟周期-Altera-Intel社区-FPGA CPLD-ChipDebug

DisplayPort RX视频开始行和帧开始信号断言超过1个时钟周期

线路的DisplayPort RX视频开始和帧信号的开始( rx_vid_solrx_vid_sof )保持断言超过1个时钟周期。此问题是由信号FIFO控制行为的变化引起的。如果您的视频处理IP内核检测到rx_vid_solrx_vid_sof信号级别,它将错误地处理视频数据,因为这些信号未对齐。如果您的视频处理IP内核检测到rx_vid_solrx_vid_sof信号的上升沿,则不会影响视频处理行为。

解决/修复方法

要解决此问题,请在DisplayPort RX内核之后为这两个信号添加上升检测逻辑。

此问题已在DisplayPort IP内核的15.1版中得到修复。

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