DQS和DQSn信号产生额外脉冲

对于使用具有HPC架构的半速率DDR或DDR2 SDRAM的设计，DQS和DQSn信号在写入后会产生额外的脉冲。

由于控制器在写突发之后将DM引脚置为高电平，因此额外的脉冲不会将任何不正确的数据写入存储器。

此问题会影响使用具有HPC架构的半速率DDR或DDR2 SDRAM并针对Arria II GX，Stratix III或Stratix IV器件的所有设计。

如果您的电路板没有使用DM引脚，则可能会将错误的数据写入存储器。