无法仿真针对Arria II GZ和Stratix IV GX器件的CPRI IP核VHDL模型中某些线路速率的自动速率协商-Altera-Intel社区-FPGA CPLD-ChipDebug

无法仿真针对Arria II GZ和Stratix IV GX器件的CPRI IP核VHDL模型中某些线路速率的自动速率协商

如果为针对Arria II GZ或Stratix IV GX器件的CPRI MegaCore功能生成VHDL仿真模型,则无法使用它来仿真614.4 Mbps和1228.8 Mbps两种CPRI线路速率之间的自动速率协商。

此问题影响所有CPRI MegaCore功能VHDL仿真模型,其中启用了自动速率协商,目标是Arria II GZ或Stratix IV GX器件。

此问题仅影响仿真。

解决/修复方法

此问题没有解决方法。为了仿真614.4 Mbps和1228.8 Mbps的两个CPRI线路速率之间的自动速率协商,生成并仿真Verilog HDL仿真模型。

此问题已在CPRI MegaCore功能的版本11.1中得到修复。

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