DisplayPort HBR TX本机PHY预设未与设计示例对齐

针对HBR数据速率的DisplayPort TX Native PHY预设与DisplayPort设计示例设置不一致。 Native PHY预设将TX本地时钟分频因子配置为2，但在设计示例设置中，预期的时钟分频因子为1.此问题导致DisplayPort以错误的时钟速率传输串行数据。