无法找到允许TimeQuest中无截断问题的PLL设置-Altera-Intel社区-FPGA CPLD-ChipDebug

无法找到允许TimeQuest中无截断问题的PLL设置

用,这导致在PS时钟周期的非整数值时钟定义生成的Altera UniPHY的外部存储器接口IP时,可能在的Quartus®II 12.0SP2由MegaWizard消息窗口看到此错误。内存IP执行以下检查:

设置period_ps [expr10 ^ 6 /]

如果不是这样,那么将在MegaWizard消息窗口中报告错误。例如,在使用375MHz时钟的情况下,int(* 2)为5333ps,但int()* 2为5334ps。

解决/修复方法

选择一个PLL参考时钟频率,产生一个周期为整数ps的时钟。

这个问题已在Quartus II 12.1中修复

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