如何将Quartus®II生成的仿真网表中的差分对连接到需要正极和负极引脚的另一个元件？

Quartus II生成的Verilog输出文件（ .vo ）和VHDL输出文件（ .vho ）网表仅包含差分对的正引脚（例如，LVDS和LVPECL）。

要将Quartus II生成的仿真网表连接到需要正负引脚的另一个组件，请在网表周围创建一个Verilog HDL或VHDL包装文件，其中包括一个新的输出引脚，用于反转差分对的正输出引脚。