当采集缓冲器在Stratix®IIM-RAM模块中时,为什么SignalTap®II逻辑分析仪会显示不正确的数据?-Altera-Intel社区-FPGA CPLD-ChipDebug

当采集缓冲器在Stratix®IIM-RAM模块中时,为什么SignalTap®II逻辑分析仪会显示不正确的数据?

SignalTap II逻辑分析仪可能会显示Stratix II器件的损坏数据,当采用Quartus II软件版本4.1,4.2和4.2 SP1在M-RAM模块中实现采集缓冲时,由于Stratix II M-RAM存在问题,如Stratix II FPGA系列勘误表

从版本5.0开始,这个问题在Quartus II软件中得到修复,因为采集缓冲区没有在M-RAM块中实现。

在Quartus II软件版本4.1,4.2和4.2 SP1中,您可以将SignalTap文件( .stp )中的RAM类型更改为M4K或M512块,以在M-RAM块之外实现采集缓冲区。

或者,您也可以安装Quartus II软件版本4.2 SP1的补丁。 Altera联系®补丁1.13的应用。补丁0.13也可用于Quartus II软件4.2,但Altera建议升级到SP1,然后获得补丁1.13。

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