为什么在Arria 10 DSP模块中使用浮点累加器时会看到低限制fmax？

此问题影响针对Arria 10 DSP模块的浮点模式的设计，以及将DSP模块配置为以乘法累加模式运行的位置。如果您的设计使用ALTERA_FP_ACC_CUSTOMER IP内核，则可能会看到此问题。当完全流水线化时，规范期望的fMAX超过400 MHz。在Quartus II软件15.0中，实际受限制的fMAX约为298MHz。