为什么MAX +PLUS®II编译器在开始编译设计时会挂起？ （Verilog HDL，MAX + PLUS II）

如果Verilog HDL设计中存在非ASCII字符，则MAX + PLUS II编译器可能会挂起。 MAX + PLUS II软件仅支持在基于Verilog HDL的设计中使用ASCII字符。如果非ASCII字符位于设计中的任何位置，则可能导致MAX + PLUS II软件在编译期间挂起。例如，下面代码的注释行中的上标三将导致MAX + PLUS II软件挂起：

 ...
// tc 300毫秒
输出做;
reg [10：0] c640;
reg [10：0] grsu，grsv，grsw;
reg [7：0] syncbits;
... 

为避免挂起MAX + PLUS II编译器，请从Verilog HDL设计中删除所有非ASCII字符。