为什么MAX +PLUS®II软件中的Quartus®Fitter技术使用相同的fMAX分配产生的结果比我关闭选项时编译的结果慢?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么MAX +PLUS®II软件中的Quartus®Fitter技术使用相同的fMAX分配产生的结果比我关闭选项时编译的结果慢?

Quartus Fitter技术将尝试满足指定的时序要求,并在完成任务后停止尝试。此操作与MAX + PLUS II软件版本9.4及更低版本中的时序驱动编译(TDC)不同,后者试图在不考虑时序分配的情况下产生最佳时序要求。例如,如果使用Quartus Fitter技术将f MAX设置为25 MHz,它将尝试达到25 MHz然后停止。利用MAX + PLUS II编译器和25 MHz f MAX分配,MAX + PLUS II编译器将尝试尽可能最好的f MAX

Altera建议在使用Quartus Fitter技术时使用实际的时序分配。如果您限制分配,结果会变慢,但如果过度限制分配,则可能会影响其他路径的性能。因此,如果您需要50 MHz时钟,则分配50 MHz的f MAX

请登录后发表评论

    没有回复内容