为什么高性能(HP)DDR2控制器用户指南的图4-4中缺少“local_burstbegin”信号,该指南描述了全速率写入avalon内存映射接口?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么高性能(HP)DDR2控制器用户指南的图4-4中缺少“local_burstbegin”信号,该指南描述了全速率写入avalon内存映射接口?

在DDR / DDR2 HP控制器用户指南中,图4-4中的全速率写入avalon存储器映射波形中缺少local_burstbegin信号。 Local_burstbegin遵循Avalon规范,在那里它被称为beginbursttransfer。 Avalon接口规范 (PDF) 中的 表3-1 将此信号描述为“无论waitrequest和其他信号如何,每次传输的第一个周期都由系统互连结构断言”。

在用于写入的DDR2 HP控制器中,应在每次突发传输开始时将local_burstbegin置位一个时钟周期。它应该只保持每个突发传输一个周期的高电平,即使从器件已取消置位local_ready(在Avalon中称为waitrequest_n)。如果从器件已取消置位local_ready,则主器件必须保持所有其他请求信号(local_write_req,local_addr,local_size等),直到local_ready再次变为高电平,但local_burstbegin不应保持置位状态。

local_burstbegin也用于读取trasactions,当读取请求被置位时,它被断言一个时钟周期,并且应该从中读取数据的local_address被释放到存储器。如果local_ready(在Avalon中称为waitrequest_n)被置为无效,则主机必须保持所有请求信号(local_read_req,local_address,本地大小等),直到local_ready再次变为高电平,但local_burstbegin不应保持断言。

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