低延迟40-100GbE IP Core ReservedRegister访问挂起-Altera-Intel社区-FPGA CPLD-ChipDebug

低延迟40-100GbE IP Core ReservedRegister访问挂起

如果尝试通过其Avalon-MM控制和状态接口访问低延迟40-100GbE IP内核中的保留寄存器,则事务可能无法完成。更准确地说,如果您尝试访问与IP核心模块关联的地址范围中的保留寄存器,则事务将以无意义的值完成,但不会返回数据并挂起所有其他保留寄存器地址的读取和写入访问。

解决/修复方法

此问题没有解决方法。确保您只尝试访问低延迟40和100 Gbps以太网MAC和PHY MegaCore功能用户指南中列出的已定义寄存器。

此问题已在低延迟40和100 Gbps以太网MAC和PHY MegaCore功能的版本14.1中得到修复。

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