在将Stratix III PLL输出直接布线到器件输出引脚后，为什么会在Quartus II软件中看到致命错误？

要解决此错误：

• 删除连接。
• 使用PLL输出时钟为DDIO输出寄存器阶段提供时钟，该阶段将data_h端口连接到“1”，并将data_l端口连接到“0”。这导致时钟信号通过DDIO输出级传播，但消除了与引脚的直接连接。

计划在Quartus II软件的未来版本中修复此问题。