Stratix IV和Cyclone IV器件中的RapidIO IP内核时序问题-Altera-Intel社区-FPGA CPLD-ChipDebug

Stratix IV和Cyclone IV器件中的RapidIO IP内核时序问题

Altera_wiki等级-LV1-ChipDebug6年前发布
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编译面向Cyclone IV器件或Stratix IV器件的RapidIO IP内核时，可能会遇到设置时序违规，尤其是在维护模块中。

解决/修复方法

要解决此问题，请在Quartus II Design Space Explorer中使用种子扫描的标准Quartus II时序策略并定义LogicLock区域。

此问题将在RapidIO IP核的未来版本中修复。

FPGA-CPLDIntel/AlteraSoCs英特尔/阿尔特拉
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