如何在MAX +PLUS®II软件VHDL中指定三态输出?-Altera-Intel社区-FPGA CPLD-ChipDebug

如何在MAX +PLUS®II软件VHDL中指定三态输出?

由于MAX + PLUS II VHDL网表读取器处理三态分配的方式,您应该通过将Z行为描述为IFWHEN语句中的第一个条件来定义三态输出。以下代码提供了正确的三态综合:

 IF(enable ='0')那么
data_out <='Z';
                  其他
data_out <= data_in;
万一;

                 - 要么
              
                 data_out <='Z'WHER(enable ='0')ELSE data_in; 

如果Z输出行为未被描述为第一条件,则data_out信号与使能信号进行AND data_out 。这种VHDL三态规范将在未来版本的MAX + PLUS II软件中得到增强。

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