此问题会影响具有UniPHY的DDR2，DDR3和LPDDR2 SDRAM控制器。
Arria V GX / GT / SoC或Cyclone V和SoC器件上的DDR2，DDR3和LPDDR2软接口可能会遇到在某些最大频率下实现时序收敛的问题。
具体来说，此问题会影响具有以下配置的软接口：
- Arria V四分之一速率DDR3在600 MHz或以上
- Arria V半速率LPDDR2在300 MHz或以上
- Cyclone V半速率DDR3，频率为300 MHz
- Cyclone V半速率DDR2，频率为300 MHz
解决/修复方法
此问题的解决方法是为您的配置应用适当的解决方案，如下所述。
Arria V GX / GT / SoC器件的DDR3，DDR3L和LPDDR2 SDRAM EMIF规范更新
- 对于Arria V GX / GT / SoC ，-I3速度级器件与DDR3 SDRAM组件连接，1个芯片选择使用667 MHz的软核存储控制器：将DDR3 SDRAM组件升级到1066 MHz DDR3 SDRAM组件，以达到指定的最大频率。
- 对于Arria V GX / GT / SoC ，-I3速度等级器件与DDR3L SDRAM组件接口，1芯片选择使用软存储器控制器：最大频率降级到600MHz。
- 对于Arria V GX / GT / SoC ，-C4速度等级器件与DDR3 SDRAM组件接口，1芯片选择使用软存储器控制器：最大频率降级为600 MHz，设计总接口宽度为64位及以上和633设计的MHz，总接口宽度低于64位。将DDR3 SDRAM组件升级到1066 MHz DDR3 SDRAM组件，以达到指定的最大频率。
- 对于Arria V GX / GT / SoC ，-C4速度等级器件与DDR3L SDRAM组件连接，1个芯片选择使用软存储器控制器：最大频率降级到600 MHz。
- 对于Arria V GX / GT / SoC ，-C5速度级器件与DDR3L SDRAM组件连接，1个芯片选择使用533 MHz的软核存储控制器：将DDR3L SDRAM组件升级到800 MHz DDR3 SDRAM组件，以达到指定的最大频率。
- 对于Arria V GX / GT / SoC ，-C5和I5速度等级器件与LPDDR2 SDRAM组件连接，1个芯片选择使用333 MHz的软存储器控制器：将LPDDR2 SDRAM组件升级到400 MHz DDR3 SDRAM组件以实现指定最高频率。
- 对于Arria V GX / GT / SoC ，-C6速度等级器件与LPDDR2 SDRAM组件接口，1个芯片选择使用300 MHz的软存储器控制器：将LPDDR2 SDRAM组件升级到400 MHz DDR3 SDRAM组件，以达到规定的最大频率。
对于此规范更新未涵盖的其他受影响配置，如果遇到计时故障，请使用多个种子编译IP并启用其他综合和适配器优化。
此问题将无法解决。
最大频率规范的解决方案已在外部存储器接口规范估算器中进行了更新。
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