使用SOPC Builder生成的Stratix V设计仿真失败-Altera-Intel社区-FPGA CPLD-ChipDebug

使用SOPC Builder生成的Stratix V设计仿真失败

当您使用SOPC构建器为针对Stratix V器件的设计生成Verilog HDL或VHDL仿真模型时,仿真失败。

此问题会影响针对Stratix V器件的所有三速以太网设计。

解决/修复方法

没有解决方法。

此问题将在未来版本的三速以太网MegaCore功能中修复。

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