为什么mem_dm引脚在11.1中的Stratix III DDR2 UniPHY设计中不受限制？Altera_wiki6年前发布370 Stratix®IIIDDR2 UniPHY使用DQ和DM引脚的宏时序模型，因此这些引脚不需要输出延迟限制。由于这些引脚不受约束，因此应在SDC文件中剪切这些输出的路径。 Megawizard会自动在SDC中为DQ引脚添加切割路径分配，但不会将其添加到DM引脚，从而导致无约束路径消息。 解决/修复方法 如果您不希望DM引脚显示为不受约束，则可以像DQ引脚一样将切割路径添加到SDC文件中。无论您是否这样做都不会影响设计的实际实施。 FPGA-CPLDIntel/AlteraSoCs英特尔/阿尔特拉
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