为什么Timequest Report DDR不显示UniPHY存储器接口IP的从接口的时序余量结果?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么Timequest Report DDR不显示UniPHY存储器接口IP的从接口的时序余量结果?

您可能还会看到以下类型的警告消息:

警告(332087):无法导出此时钟分配的主时钟。时钟:未创建<mem_ck_name>。

警告(332049):忽略<IP_name> _p0.sdc(407)处的set_output_delay:带有值的参数-clock [get_clocks {mem_dqs [1}]包含零个元件。

解决/修复方法

有关流程的详细信息,请参阅“外部存储器接口手册”第3卷的“功能问题描述 – UniPHY”一章中的DLL和PLL共享接口部分。

http://www.altera.com/literature/lit-external-memory-interface.jsp

除了流程步骤之外,如果主inst名称在层次结构路径名称中包含“\”,则必须将其转换为“\\”才能在<IP_name> _p0_timing.tcl脚本中正确识别。

计划在Quartus®II软件的未来版本中修复此问题。

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