//错误:  :29:20:“A_WE_StdLogicVector”表达式无效。-Altera-Intel社区-FPGA CPLD-ChipDebug

//错误: :29:20:“A_WE_StdLogicVector”表达式无效。

由于Quartus®II11.0 SP1及更高版本中的问题,为Cadence Encounter Conformal Logical Equivalency Check(LEC)软件创建的<proj rev> .ctc脚本文件缺少包含文件altera_europa_support_lib.vhd的行。此缺失行可能会导致上述错误。

解决/修复方法

要解决此问题,请将以下选项行添加到<proj rev> .ctc脚本文件中的read_design命令。

- map altera /libraries/vhdl/altera \

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