错误：无法放置小数分数PLLaltlvds_serdes_tx_side： pll_fclk〜FRACTIONAL_PLL

在Quartus®II10.0,9.0 SP1,10.1和10.1 SP1中使用ALTLVDS_TX或ALTLVDS_RX宏功能进行Stratix®V器件设计时，您可能会看到此错误。即使有足够的fPLL资源来放置设计，也会发生此错误。 Quartus II fitter存在一个问题，导致它无法成功放置设计资源。

您可以通过为时钟输入引脚，ALTLVDS_TX发送器和ALTLVDS_RX接收器分配引脚位置来解决此问题。您可以进行特定的引脚位置分配或一般位置分配，例如“EDGE_TOP”或“EDGE_BOTTOM”。为时钟输入，发送器和接收器进行位置分配后，如果所选器件中提供了所需的资源，则设计应该能够适合。

这在Quartus II软件的11.0版本中得到修复。