使用基于Nios II的序列发生器为设计生成VHDL时,UniPHY外部存储器接口的仿真失败-Altera-Intel社区-FPGA CPLD-ChipDebug

使用基于Nios II的序列发生器为设计生成VHDL时,UniPHY外部存储器接口的仿真失败

对于使用基于Nios II的序列发生器的设计,在生成VHDL输出时仿真可能会失败。

解决/修复方法

此问题的解决方法要求您手动修改某些文件:

  1. 查找三个.vhd文件,文件名以类似于以下内容的字符串开头: dut_dut_e0_if0_p0_qsys_sequencer_cpu_inst_jtag_debug_module其中<dut>是您为项目指定的名称。
  2. 在文本编辑器中打开三个文件中的每一个,并将以下两行添加到每个文件的开头: library altera_mf; use altera_mf.altera_mf_components.all;
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