外部存储器接口手册:已知问题-Altera-Intel社区-FPGA CPLD-ChipDebug

外部存储器接口手册:已知问题

问题138581 :第3卷,第12章:UniPHY IP的版本2.1的时序图

图12-18显示avl_size为0.此值是非法的,应该是1.图中的其他所有内容都是正确的。

问题120177 :第2卷,第4章:DDR2和DDR3 SDRAM电路板设计指南,5.0版

图4-38。 64位DDR3 SDRAM的时钟网络结构UDIMM在注释中显示“(2)推荐的CTT值在VTT之前为0.1 uF。”这是不正确的,它应该是“VDD”,而不是“VTT”。

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