为什么在启用误码率模块时,我会在Stratix V和Arria V GZ器件重配置控制器IP中看到时序违规?Altera_wiki6年前发布150该帖子内容已隐藏,请评论后查看登录后继续评论登录注册FPGA-CPLDHSIOIntel/AlteraSoCs英特尔/阿尔特拉
没有回复内容