合并在Quartus II 11.0SP1及更早版本的Stratix III和Stratix IV器件中使用级联后缩放计数器的PLL时是否存在问题？

对于Stratix®III和Stratix IV器件，如果至少有一个PLL使用级联后缩放计数器来实现低输出时钟频率，那么Quartus®II11.0 SP1及更早版本的软件可能会生成错误的低频输出时钟，而PLL在您的设计中与另一个合并。

当设计中的两个（或更多）ALTPLL实例可以组合到一个PLL资源时，Quartus II软件可以合并PLL。例如，如果两个ALTPLL宏功能具有相同的参考时钟，相同的复位信号，并且每个都具有可由单个PLL产生的输出时钟，则它们将合并到同一资源中。

在Quartus II 11.0SP1及更早版本的软件中，合并功能无法正确实现级联计数器。 PLL使用报告将显示已实现的预期时钟频率，并且将以预期的时钟速率执行时序分析，但时钟输出可能在器件中不具有所需的输出频率。

要解决此问题，请关闭项目的“自动合并PLL”。此选项可在“分配”菜单 – “设置” – “更改设置” – “更多适合设置”中找到。