错误:SERDES接收器节点’ext_altlvds_rx:inst1 | altlvds_rx:ALTLVDS_RX_component | ext_altlvds_rx_lvds_rx:auto_generated | rx_0’未正确连接到’DPACLKIN’端口-Altera-Intel社区-FPGA CPLD-ChipDebug

错误:SERDES接收器节点’ext_altlvds_rx:inst1 | altlvds_rx:ALTLVDS_RX_component | ext_altlvds_rx_lvds_rx:auto_generated | rx_0’未正确连接到’DPACLKIN’端口

当您在ALTLVDS_RX宏功能上启用DPA并在Stratix®V器件中使用外部PLL模式时,您将在Quartus®II11.0中看到此错误。要避免此问题,请执行以下步骤:

更改顶级ALTVDS_RX设计文件中的实体和组件声明中的以下代码行:

rx_dpaclock:IN STD_LOGIC_VECTOR(0 DOWNTO 0)

rx_dpaclock:IN STD_LOGIC;

解决/修复方法

Quartus II 11.0SP2中修复了这个问题。

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